一种基于寄存器重定时的多流水级时序电路装箱操作方法

本发明提出了一种基于寄存器重定时的多流水级时序电路装箱操作方法，其步骤为步利用FPGA设计流程将用户设计的硬件描述语言经过逻辑综合和映射阶段处理产生查找表电路；利用装箱算法对查找表电路进行装箱；根据时序电路关键路径的走向判断装箱后流水级时序电路的类型，利用装箱后时序电路关键路径时延计算方法计算装箱后流水级时序电路关键路径时延；根据关键路径时延对电路中的中间寄存器重定时。本发明通过寄存器重定时可以将各流水级的时延尽可能均匀分布，从而提高流水线应用的吞吐率，使应用系统在单位时间内处理的数据越多；利用装箱到逻辑块中的寄存器可以移动的特性，可以降低整个时序电路流水线的关键路径时延。