基于寄存器重定时的多流水级时序电路再综合操作方法

本发明提出了一种基于寄存器重定时的多流水级时序电路再综合操作方法，其步骤为：利用FPGA设计流程将硬件描述语言产生查找表电路；初始化查找表时序电路各流水级的时间裕量；利用查找表电路划分锥集方法从输入端口开始向输出端口方向依次选择查找表锥集电路；对查找表锥集电路进行再综合操作：如果锥集电路未跨越寄存器，应用查找表再综合操作方法处理；如果锥集跨越寄存器，查找表电路进行分类；依据时间裕量对再综合后的电路取舍判断。本发明利用时序电路流水线设计中的时间裕量，在关键路径时延约束下更大限度的为查找表再综合提供优化方案，优化后的电路占用资源更少，结构更为简单，大量减少后续FPGA装箱、布局、布线阶段的工作量。